Architektury ADPLL o wysokiej rozdzielczości i niskim poziomie jittera w pełni dostosowane do indywidualnych potrzeb

Wszystkie cyfrowe PLL są rozważane jako skuteczny zamiennik ze względu na wysoką odporność układów cyfrowych na zmiany PVT. Jednakże ADPLL borykają się z problemem niskiej rozdzielczości i wysokiego jitteru/szumu fazowego oprócz podstawowych problemów związanych ze złożonymi procedurami projektowymi. Na podstawie badań literaturowych i weryfikacji eksperymentalnych stwierdzono że w istniejących ADPLL nadal istnieją pewne wyzwania związane z rozdzielczością jitterem/szumem fazowym które należy rozwiązać. Podobnie stwierdzono również że modele używane do opisu ADPLL mają pewne wady. W związku z tym dokonano obszernej klasyfikacji istniejących architektur ADPLL. Niektóre z architektur znalezionych w literaturze zostały krytycznie zbadane poprzez przeprojektowanie i weryfikację symulacyjną na różnych poziomach projektowania przy użyciu szerokiego zestawu narzędzi symulacyjnych/emulacyjnych. Przeprowadzono analizę porównawczą i krytycznie zidentyfikowano niedociągnięcia w każdej architekturze. Zaproponowano i zweryfikowano za pomocą symulacji metody poprawy rozdzielczości i szumu fazowego.