Arquiteturas ADPLL totalmente personalizadas de alta resolução e baixo jitter

Todos os PLLs digitais estão a ser considerados como um substituto eficaz devido à elevada imunidade dos circuitos digitais às variações de PVT. No entanto os ADPLLs sofrem do problema da baixa resolução e do elevado jitter/ruído de fase para além de problemas fundamentais de procedimentos de conceção complexos. Através de pesquisas bibliográficas e verificações experimentais constatou-se que ainda existem alguns desafios relacionados com a resolução e a instabilidade/ruído de fase que têm de ser resolvidos nos ADPLL existentes. Da mesma forma verificou-se também que existe uma lacuna nos modelos utilizados para descrever os ADPLLs. A este respeito foi feita uma classificação extensiva das arquitecturas ADPLL existentes. Algumas das arquitecturas encontradas na literatura foram examinadas criticamente através de uma nova conceção e da verificação por simulação a vários níveis de conceção com um vasto conjunto de ferramentas de simulação/emulação. Procedeu-se a uma análise comparativa e identificaram-se criticamente as deficiências de cada arquitetura. Foram propostos e verificados por simulação métodos para melhorar a resolução e o ruído de fase.