Bezpieczeństwo działania systemu wnioskowania rozmytego w FPGA

Wiarygodność systemu związanego z bezpieczeństwem można przeprowadzić za pomocą analizy jakościowej i ilościowej w celu powiązania poziomu nienaruszalności bezpieczeństwa (SIL). Analizy te opierają się na międzynarodowych standardach takich jak norma IEC 61508 i norma ISA. Istnieją różne metody tworzenia tego typu analiz: schemat blokowy niezawodności (RBD) analiza drzewa błędów (FTA) oraz modele Markowa. W niniejszej książce zaproponowano analizę bezpiecznego sterownika logiki rozmytej (SFLC) zaimplementowanego w układzie FPGA o architekturze 1 z 2 (1oo2) i zastosowano dwie metody oceny. Pokazujemy jak na podstawie parametrów charakterystyki sprzętu takich jak wskaźnik niebezpiecznych wykrytych i niewykrytych awarii pokrycie diagnostyczne interwał testu dowodowego i inne parametry obliczyć średnie prawdopodobieństwo niebezpiecznej awarii na żądanie a w konsekwencji określić poziom nienaruszalności bezpieczeństwa (SIL) dla SFLC.