Digitale Schaltkreise mit Techniken zur Reduzierung der Verlustleistung unterhalb der Schwelle

Die zahlreichen Forschungsbemühungen im Bereich des VLSI-Designs mit geringer Leistung nahmen mit der steigenden Nachfrage nach tragbaren elektronischen Geräten zu. Aufgrund der fortschrittlichen IC-Technologie nimmt die minimale Strukturgröße von VLSI-Schaltungen weiter ab. Die Hersteller von VLSI-Chips nutzen den Vorteil der möglichen Reduzierung der Strukturgröße effektiv aus indem sie die bestehenden Designs von VLSI-Chips skalieren (verkleinern) wodurch die Geschwindigkeit der Schaltung erhöht werden kann. Die Verkleinerung der Geometrie von Transistoren und die exponentiell wachsende Anzahl von Transistoren auf einem einzelnen Chip haben dazu geführt dass das Energiemanagement für VLSI-Designs von entscheidender Bedeutung ist. Der Verlust durch Leckströme unterhalb des Schwellenwerts ist der Hauptbestandteil der Verlustleistung in VLSI-Schaltungen. Dieser Verlust muss reduziert werden damit die Energie besser genutzt werden kann. Techniken wie CMOS Stack Sleep und Sleepy Keeper werden zur Kontrolle von Verlusten durch Leckströme unterhalb des Schwellenwerts eingesetzt. Diese effektiven Techniken zur Entwicklung von digitalen Schaltkreisen mit geringer Leistung reduzieren die Gesamtverlustleistung. Die Eigenschaften von digitalen Schaltkreisen wie Inverter NAND NOR EXKLUSIV-ODER HALB-ADDIERER und HALB-SUBTRAHIERER werden analysiert und in verschiedenen Technologien wie 45 nm 120 nm und 180 nm verglichen.