Dual-Core-RISC-Prozessor mit konfigurierbarer Hardware unter Verwendung von VERILOG

Dieses Buch schlägt den Entwurf und die Architektur eines dynamisch skalierbaren Dual-Core-Pipeline-Prozessors vor. Die Methodik des Entwurfs besteht in der Kernfusion zweier Prozessoren wobei zwei unabhängige Kerne dynamisch zu einer größeren Verarbeitungseinheit umgewandelt werden können oder als separate Verarbeitungselemente verwendet werden können um eine hohe sequentielle Leistung und eine hohe parallele Leistung zu erzielen. Der Prozessor bietet zwei Ausführungsmodi. Modus 1 ist der Multiprogrammierungsmodus für die Ausführung von Befehlsströmen mit geringerer Datenbreite d. h. jeder Kern kann einzeln 16-Bit-Operationen ausführen. In diesem Modus wird die Leistung durch die parallele Ausführung von Befehlen in beiden Kernen auf Kosten der Fläche verbessert. In Modus 2 sind beide Prozessorkerne gekoppelt und verhalten sich wie eine einzige Verarbeitungseinheit mit hoher Datenbreite d. h. sie können 32-Bit-Operationen ausführen. Um diesen Modus zu realisieren ist eine zusätzliche Kommunikation zwischen den Kernen erforderlich. Der Modus kann dynamisch umgeschaltet werden sodass dieser Prozessor mit einem einzigen Design mehrere Funktionen bieten kann. Das Design und die Verifizierung des Prozessors wurden erfolgreich mit Verilog auf der Xilinx 14.1-Plattform durchgeführt. Der Prozessor wurde sowohl in der Simulation als auch in der Synthese mit Hilfe von Testprogrammen verifiziert.