Dwurdzeniowy procesor RISC z konfigurowalnym sprzętem wykorzystującym VERILOG

Książka ta przedstawia projekt i architekturę dynamicznie skalowalnego dwurdzeniowego procesora rurociągowego. Metodologia projektu polega na połączeniu dwóch procesorów w którym dwa niezależne rdzenie mogą dynamicznie przekształcać się w większą jednostkę przetwarzającą lub mogą być wykorzystywane jako odrębne elementy przetwarzające w celu osiągnięcia wysokiej wydajności sekwencyjnej i wysokiej wydajności równoległej. Procesor oferuje dwa tryby działania. Tryb 1 to tryb wielozadaniowy do wykonywania strumieni instrukcji o mniejszej szerokości danych tzn. każdy rdzeń może wykonywać operacje 16-bitowe indywidualnie. Wydajność w tym trybie jest lepsza dzięki równoległemu wykonywaniu instrukcji w obu rdzeniach ale kosztem powierzchni. W trybie 2 oba rdzenie przetwarzające są połączone i działają jak jedna jednostka przetwarzająca o dużej szerokości danych tzn. mogą wykonywać operacje 32-bitowe. Aby zrealizować ten tryb konieczna jest dodatkowa komunikacja między rdzeniami. Tryb ten może się dynamicznie zmieniać dzięki czemu procesor ten może zapewnić wielofunkcyjność przy użyciu jednej konstrukcji. Projektowanie i weryfikacja procesora zostały pomyślnie przeprowadzone przy użyciu języka Verilog na platformie Xilinx 14.1. Procesor został zweryfikowany zarówno w symulacji jak i syntezie przy pomocy programów testowych.