Entwurf eines Addierers mit geringem Stromverbrauch für VLSI

In dieser Arbeit wird ein energieeffizienter Näherungsaddierer vorgeschlagen der eine stromsparende und leistungsstarke Addition ohne gravierende Qualitätseinbußen ermöglicht. Der vorgeschlagene Addierer führt eine flächeneffiziente Näherungslogik ein die zum Addieren der niederwertigsten Bits des Addierers verwendet wird. Die Effektivität des Addierers wird im Vergleich zu den bekannten genauen und approximativen Addierern durch die Implementierung in Tanner und MATLAB analysiert. Das Simulationsergebnis zeigt dass der vorgeschlagene Addierer die bestehenden Addierer übertrifft und effektiv in Anwendungen eingesetzt werden kann die geringe Fehler tolerieren.