Évaluation des performances de l'architecture SRAM 3D utilisant des TSV coaxiaux

L'empilement 3D des dispositifs logiques et mémoire est essentiel pour que la loi de Moore continue de s'appliquer. Dans l'intégration 3D les dispositifs mémoire peuvent être empilés au-dessus des processeurs. L'architecture mémoire 3D basée sur les TSV permet de réutiliser les puces logiques avec plusieurs couches mémoire. Les mémoires 3D conventionnelles souffrent de problèmes de vitesse de puissance et de rendement en raison de la charge parasite importante des TSV et des variations PVT entre les couches. Afin de surmonter ces limitations cet article présente la conception physique d'une architecture semi-maître-esclave (SMS) de SRAM 3D qui fournit une interface logique-SRAM à charge constante entre les différentes couches empilées et une tolérance élevée aux variations PVT entre les couches. Le schéma SMS est combiné à un TSV différentiel auto-synchronisé (STDT) utilisant un schéma de suivi de charge TSV afin d'obtenir une faible variation de tension TSV pour supprimer les surcoûts en termes de puissance et de vitesse liés à la communication des signaux TSV entre les couches résultant des charges parasites TSV importantes dans les conceptions UMCP avec des couches empilées évolutives et des E/S larges. Cela fournit une plateforme de capacité de mémoire universelle.