Ocena wydajności architektury 3D SRAM z wykorzystaniem współosiowych TSV

Układanie w stosy urządzeń logicznych i pamięciowych w technologii 3D ma zasadnicze znaczenie dla utrzymania tempa rozwoju zgodnie z prawem Moore'a. W integracji 3D urządzenia pamięciowe mogą być układane w stosy na procesorach. Architektura pamięci 3D oparta na TSV umożliwia ponowne wykorzystanie układów logicznych z wieloma warstwami pamięci. Konwencjonalna pamięć 3D charakteryzuje się niską prędkością wysokim zużyciem energii i niską wydajnością z powodu dużego obciążenia pasożytniczego TSV i zmienności PVT między warstwami. Aby przezwyciężyć te ograniczenia w niniejszym artykule przedstawiono fizyczny projekt architektury pół-master-slave (SMS) pamięci 3D SRAM która zapewnia interfejs logiczny SRAM o stałym obciążeniu w różnych warstwach oraz wysoką tolerancję na zmiany PVT między warstwami. Schemat SMS jest połączony z samoczynnie taktowanym różnicowym TSV (STDT) wykorzystującym schemat śledzenia obciążenia TSV w celu uzyskania niewielkiego wahania napięcia TSV w celu stłumienia obciążenia mocy i prędkości komunikacji sygnału międzywarstwowego TSV wynikającego z dużych obciążeń pasożytniczych TSV w projektach UMCP ze skalowalnymi warstwami i szerokim IO. Zapewnia to uniwersalną platformę pojemności pamięci.