Processador RISC Dual Core com hardware configurável usando VERILOG

Este livro propõe o design e a arquitetura de um processador pipeline dual-core dinamicamente escalável. A metodologia do design é a fusão central de dois processadores onde dois núcleos independentes podem se transformar dinamicamente em uma unidade de processamento maior ou podem ser usados como elementos de processamento distintos para alcançar alto desempenho sequencial e alto desempenho paralelo. O processador oferece dois modos de execução. O modo 1 é o modo multiprogramming para execução de fluxos de instruções de largura de dados inferior ou seja cada núcleo pode realizar operações de 16 bits individualmente. O desempenho é melhorado neste modo devido à execução paralela de instruções em ambos os núcleos ao custo da área. No modo 2 ambos os núcleos de processamento são acoplados e comportam-se como uma única unidade de processamento de alta largura de dados ou seja podem realizar operações de 32 bits. É necessária comunicação adicional entre núcleos para implementar este modo. O modo pode mudar dinamicamente; portanto este processador pode fornecer multifuncionalidade com um único design. O design e a verificação do processador foram realizados com sucesso usando Verilog na plataforma Xilinx 14.1. O processador é verificado tanto em simulação quanto em síntese com a ajuda de programas de teste.